to top
Select language:    en ENGLISH  |  cs CZECH
HDL Coder
picture
Generování kódu VHDL a Verilog pro návrh FPFA a ASIC
HDL Coder vytváří kód VHDL nebo Verilog z funkcí MATLABu, modelů Simulinku a diagramů Stateflow. Automaticky generovaný HDL kód je univerzální, nezávislý na cílovém technickém vybavení a může být využit pro programování FPGA nebo prototypování a návrh obvodů ASIC. HDL Coder poskytuje též průvodce, který automatizuje programování FPGA výrobců Xilinx® and Altera®.
Další využití programu MATLAB a Simulink
Jak na to
Technical articles, white papers and ebooks
WWW semináře CZ/SK
User Stories and News
Nejbližší plánované akce:
10.10.2023, od 13:00 (115 min.), Online prostřednictvím Cisco Webex
matlabseminářMATLAB v přehledu: Aktuální možnosti systému MATLAB v příkladech a aplikacích
11.10.2023, od 17:00 (115 min.), Online prostřednictvím Cisco Webex
matlabseminářMATLAB v přehledu: Aktuální možnosti systému MATLAB v příkladech a aplikacích