to top
Select language:    en ENGLISH  |  cs CZECH
HDL Verifier
picture
Ověřování VHDL a Verilog kódu s využitím HDL simulátorů a testování metodou FPGA-in-the-loop
HDL Verifier je kosimulační rozhraní, které poskytuje obousměrné spojení mezi prostředím MATLAB & Simulink a HDL simulátory. Tím umožňuje verifikaci implementace v jazyce VHDL nebo Verilog. Podporovány jsou HDL simulátory společností Cadence, Mentor Graphics a Synopsys. Také je podporována verifikace metodou FPGA-in-the-loop s vývojovými deskami Xilinx® a Altera®.
Jak na to
eBook zdarma
WWW semináře CZ/SK
User Stories
Nejbližší plánované akce:

© HUMUSOFT 1991 - 2019