to top
Select language:    en ENGLISH  |  cs CZECH
Simulink® Design Verifier
picture
Identifikace a lokalizace chyb v návrhu a automatické generování testů
Simulink Design Verifier využívá formálních metod k identifikaci skrytých chyb v návrhu. Modely v Simulinku a diagramy Stateflow jsou kontrolovány bez spouštění simulace. Nástroj detekuje bloky v modelu způsobující přetečení celočíselných datových typů, nedosažitelné části v rozhodovací logice, chyby v indexování polí, dělení nulou či porušení návrhových požadavků. Pro každou chybu je generován simulační test za účelem ladění chybného chování.
Simulink Design Verifier dále automaticky vytváří sady testovacích vstupů, které splňují požadavky na pokrytí modelů a zpracovávají uživatelem definované požadavky.
Simulink Design Verifier obsahuje nástroj Model Slicer, který izoluje problematické chování modelu využitím kombinace dynamické a statické analýzy. Nástroj umožní zvýraznění a sledování funkční závislosti portů, signálů a bloků a redukuje rozsáhlý model na menší, samostatné modely určené k analýze. Uživatel si může prohlédnout bloky ovlivňující výstup subsystému a sledovat signálové cesty protékající přes několik přepínačů a logických funkcí.
Podpora průmyslových standardů je dostupná prostřednictvím nadstaveb IEC Certification Kit (pro ISO 26262 a IEC 61508) a DO Qualification Kit (pro DO-178).
Jak na to
eBook zdarma
WWW semináře CZ/SK
User Stories
Nejbližší plánované akce:

© HUMUSOFT 1991 - 2019